2.10.6 多周期路径分析 203
2.10.7 亚稳态分析 206
2.10.8 时序悲观 207
2.10.9 时钟作为数据分析 208
2.10.10 多角时序分析 209
2.10.11 时序分析的实现 210
2.11 功耗分析原理和实现 217
2.11.1 功耗分析器输入 218
2.11.2 功耗分析器设置 220
2.11.3 节点和实体分配 222
2.11.4 执行功耗分析 223
2.12 生成编程文件 226
2.12.1 装配器选项属性设置 226
2.12.2 可编程文件类型 232
2.12.3 运行装配器工具 232
2.12.4 生成PROM文件 233
2.13 下载设计 239
2.13.1 下载设计到FPGA 239
2.13.2 编程串行Flash存储器 241
第 章 Quartus Prime Pro 块设计流程 243
3.1 基于块的设计介绍 243
3.1.1 与块设计有关的术语 243
3.1.2 设计块重用介绍 244
3.1.3 基于块的增量编译介绍 246
3.2 设计方法学介绍 247
3.2.1 自顶向下设计方法学介绍 247
3.2.2 自底向上设计方法学介绍 247
3.2.3 基于团队的设计方法学介绍 248
3.3 设计分区 249
3.3.1 为外围IP、时钟和PLL规划分区 250
3.3.2 设计分区指导 251
3.3.3 保留和重用分区快照 251
3.3.4 创建设计分区 252
3.4 设计分区重用流程 255
3.4.1 重用核心分区 256
3.4.2 重用根分区 263
3.4.3 保留核心实体重新绑定 269
3.5 增量块设计流程 270
3.5.1 增量的时序收敛 270
3.5.2 设计抽象及实现 272
3.5.3 空分区时钟源保留 273
3.6 设计块重用和基于块增量编译的组合 273
3.7 建立基于团队的设计 274
3.7.1 为基于团队的设计创建一个顶层工程 274
3.7.2 为工程集成准备一个设计分区 277
3.8 自底向上的设计考虑 278
第 章 Quartus Prime Pro定制IP 核设计流程 279
4.1 Platform Designer工具功能介绍 279
4.1.1 Platform Designer支持的接口 279
4.1.2 元件结构 280
4.1.3 元件文件组织 281
4.1.4 元件版本 281
4.1.5 IP元件的设计周期 281
4.2 调用Platform Designer工具 282
4.3 创建定制元件IP核 285
4.3.1 指定IP元件类型 285
4.3.2 创建/指定用于综合和仿真的HDL文件 286
4.4 创建通用元件IP核 298
4.5 对定制元件IP核进行验证 309
4.6 对通用元件IP核进行验证 310
4.6.1 添加顶层原理图文件 310
4.6.2 修改user_define.v文件 312
4.6.3 添加generic_component_0.v文件 314
4.7 IP核生成输出（Quartus Prime Pro版本） 315
第 章 Quartus Prime Pro命令行脚本设计流程 317
5.1 工具命令语言 317
5.2 Quartus Prime Tcl包 317
5.3 Quartus Prime Tcl API Help 319
5.3.1 命令行选项 321
5.3.2 Quartus Prime Tcl控制台窗口 323
5.4 端到端的设计流程 323
5.4.1 建立新的设计工程 325
5.4.2 添加新的设计文件 325
5.4.3 添加设计约束条件 326
5.4.4 设计综合 329
5.4.5 设计适配 330
5.4.6 设计装配（生成编程文件） 331
5.4.7 报告 331
5.4.8 时序分析 333
5.5 自动脚本执行 335
5.5.1 执行例子 336
5.5.2 控制处理 336
5.5.3 显示消息 337
5.6 其他脚本 337
5.6.1 自然总线命名 337
5.6.2 短选项名字 337
5.6.3 集合命令 337
5.6.4 Node Finder命令 339
5.6.5 get_names命令 354
5.6.6 post_message命令 356
5.6.7 访问命令行参数 356
5.6.8 quartus() Array 358
5.7 tclsh shell 359
5.8 Tcl脚本基础知识 359
5.8.1 Intel FPGA COOL的例子 359
5.8.2 变量 359
5.8.3 替换 360
5.8.4 算术 360
5.8.5 列表 361
5.8.6 数组 361
5.8.7 控制结构 362
5.8.8 过程（子程序或函数） 363
5.8.9 文件I/O 363
第 章 Design Space Explorer II 设计流程 365
6.1 启动DSE II工具 365
6.2 DSE II工具介绍 366
6.2.1 Project页面 366
6.2.2 Setup页面 367
6.2.3 Exploration页面 369
6.2.4 Status页面 373
6.3 在本地计算机上探索不同的实现策略 373
6.4 在远程计算机上探索不同的实现策略 377
6.4.1 创建一个Azure账户 378
6.4.2 下载PuTTY相关工具 378
6.4.3 选择Intel FPGA工具 379
6.4.4 创建和配置虚拟机 380
6.4.5 配置和启动PuTTY工具 388
6.4.6 捕获虚拟机上的GUI界面 391
6.4.7 打开Quartus Prime软件 393
6.4.8 终止虚拟机 395
6.4.9 持久存储和数据传输 396
6.4.10 搭建和配置许可证服务器 397
6.4.11 连接到许可证服务器 406
6.4.12 在虚拟机上运行DSE II 407
第 章 Quartus Prime Pro系统调试原理及实现 411
7.1 系统调试工具概述 411
7.1.1 系统调试工具组合 411
7.1.2 用于监视RTL节点的工具 414
7.1.3 具有激励功能的工具 416
7.1.4 Virtual JTAG Interface Intel FPGA IP核 417
7.1.5 系统级调试结构 417
7.1.6 SLD JTAG桥 418
7.1.7 部分重配置设计调试 422
7.2 使用Signal Tap逻辑分析仪的设计调试 422
7.2.1 软件和硬件要求 423
7.2.2 Signal Tap逻辑分析仪的特性和优点 423
7.2.3 Signal Tap逻辑分析仪任务流程概述 424
7.2.4 创建新的调试工程 426
7.2.5 添加FIFO IP核 427
7.2.6 添加顶层设计文件 430
7.2.7 配置Signal Tap逻辑分析仪 432
7.2.8 编译设计 463
7.2.9 编程目标器件或器件 467
7.2.10 运行逻辑分析仪 468
7.2.11 查看、分析和使用捕获的数据 472
7.3 使用Signal Probe的快速设计验证 474
7.4 使用外部逻辑分析仪的系统内调试 477
7.4.1 选择逻辑分析仪 477

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